target/arm: Implement SVE Memory Contiguous Store Group
[qemu.git] / target / arm / sve.decode
1 # AArch64 SVE instruction descriptions
2 #
3 #  Copyright (c) 2017 Linaro, Ltd
4 #
5 # This library is free software; you can redistribute it and/or
6 # modify it under the terms of the GNU Lesser General Public
7 # License as published by the Free Software Foundation; either
8 # version 2 of the License, or (at your option) any later version.
9 #
10 # This library is distributed in the hope that it will be useful,
11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
13 # Lesser General Public License for more details.
14 #
15 # You should have received a copy of the GNU Lesser General Public
16 # License along with this library; if not, see <http://www.gnu.org/licenses/>.
17
18 #
19 # This file is processed by scripts/decodetree.py
20 #
21
22 ###########################################################################
23 # Named fields.  These are primarily for disjoint fields.
24
25 %imm4_16_p1     16:4 !function=plus1
26 %imm6_22_5      22:1 5:5
27 %imm7_22_16     22:2 16:5
28 %imm8_16_10     16:5 10:3
29 %imm9_16_10     16:s6 10:3
30 %size_23        23:2
31
32 # A combination of tsz:imm3 -- extract esize.
33 %tszimm_esz     22:2 5:5 !function=tszimm_esz
34 # A combination of tsz:imm3 -- extract (2 * esize) - (tsz:imm3)
35 %tszimm_shr     22:2 5:5 !function=tszimm_shr
36 # A combination of tsz:imm3 -- extract (tsz:imm3) - esize
37 %tszimm_shl     22:2 5:5 !function=tszimm_shl
38
39 # Similarly for the tszh/tszl pair at 22/16 for zzi
40 %tszimm16_esz   22:2 16:5 !function=tszimm_esz
41 %tszimm16_shr   22:2 16:5 !function=tszimm_shr
42 %tszimm16_shl   22:2 16:5 !function=tszimm_shl
43
44 # Signed 8-bit immediate, optionally shifted left by 8.
45 %sh8_i8s        5:9 !function=expand_imm_sh8s
46 # Unsigned 8-bit immediate, optionally shifted left by 8.
47 %sh8_i8u        5:9 !function=expand_imm_sh8u
48
49 # Unsigned load of msz into esz=2, represented as a dtype.
50 %msz_dtype      23:2 !function=msz_dtype
51
52 # Either a copy of rd (at bit 0), or a different source
53 # as propagated via the MOVPRFX instruction.
54 %reg_movprfx    0:5
55
56 ###########################################################################
57 # Named attribute sets.  These are used to make nice(er) names
58 # when creating helpers common to those for the individual
59 # instruction patterns.
60
61 &rr_esz         rd rn esz
62 &rri            rd rn imm
63 &rr_dbm         rd rn dbm
64 &rrri           rd rn rm imm
65 &rri_esz        rd rn imm esz
66 &rrr_esz        rd rn rm esz
67 &rpr_esz        rd pg rn esz
68 &rpr_s          rd pg rn s
69 &rprr_s         rd pg rn rm s
70 &rprr_esz       rd pg rn rm esz
71 &rprrr_esz      rd pg rn rm ra esz
72 &rpri_esz       rd pg rn imm esz
73 &ptrue          rd esz pat s
74 &incdec_cnt     rd pat esz imm d u
75 &incdec2_cnt    rd rn pat esz imm d u
76 &incdec_pred    rd pg esz d u
77 &incdec2_pred   rd rn pg esz d u
78 &rprr_load      rd pg rn rm dtype nreg
79 &rpri_load      rd pg rn imm dtype nreg
80 &rprr_store     rd pg rn rm msz esz nreg
81 &rpri_store     rd pg rn imm msz esz nreg
82
83 ###########################################################################
84 # Named instruction formats.  These are generally used to
85 # reduce the amount of duplication between instruction patterns.
86
87 # Two operand with unused vector element size
88 @pd_pn_e0       ........ ........ ....... rn:4 . rd:4           &rr_esz esz=0
89
90 # Two operand
91 @pd_pn          ........ esz:2 .. .... ....... rn:4 . rd:4      &rr_esz
92 @rd_rn          ........ esz:2 ...... ...... rn:5 rd:5          &rr_esz
93
94 # Two operand with governing predicate, flags setting
95 @pd_pg_pn_s     ........ . s:1 ...... .. pg:4 . rn:4 . rd:4     &rpr_s
96
97 # Three operand with unused vector element size
98 @rd_rn_rm_e0    ........ ... rm:5 ... ... rn:5 rd:5             &rrr_esz esz=0
99
100 # Three predicate operand, with governing predicate, flag setting
101 @pd_pg_pn_pm_s  ........ . s:1 .. rm:4 .. pg:4 . rn:4 . rd:4    &rprr_s
102
103 # Three operand, vector element size
104 @rd_rn_rm       ........ esz:2 . rm:5 ... ... rn:5 rd:5         &rrr_esz
105 @pd_pn_pm       ........ esz:2 .. rm:4 ....... rn:4 . rd:4      &rrr_esz
106 @rdn_rm         ........ esz:2 ...... ...... rm:5 rd:5 \
107                 &rrr_esz rn=%reg_movprfx
108 @rdn_sh_i8u     ........ esz:2 ...... ...... ..... rd:5 \
109                 &rri_esz rn=%reg_movprfx imm=%sh8_i8u
110 @rdn_i8u        ........ esz:2 ...... ... imm:8 rd:5 \
111                 &rri_esz rn=%reg_movprfx
112 @rdn_i8s        ........ esz:2 ...... ... imm:s8 rd:5 \
113                 &rri_esz rn=%reg_movprfx
114
115 # Three operand with "memory" size, aka immediate left shift
116 @rd_rn_msz_rm   ........ ... rm:5 .... imm:2 rn:5 rd:5          &rrri
117
118 # Two register operand, with governing predicate, vector element size
119 @rdn_pg_rm      ........ esz:2 ... ... ... pg:3 rm:5 rd:5 \
120                 &rprr_esz rn=%reg_movprfx
121 @rdm_pg_rn      ........ esz:2 ... ... ... pg:3 rn:5 rd:5 \
122                 &rprr_esz rm=%reg_movprfx
123 @rd_pg4_rn_rm   ........ esz:2 . rm:5  .. pg:4  rn:5 rd:5       &rprr_esz
124 @pd_pg_rn_rm    ........ esz:2 . rm:5 ... pg:3 rn:5 . rd:4      &rprr_esz
125
126 # Three register operand, with governing predicate, vector element size
127 @rda_pg_rn_rm   ........ esz:2 . rm:5  ... pg:3 rn:5 rd:5 \
128                 &rprrr_esz ra=%reg_movprfx
129 @rdn_pg_ra_rm   ........ esz:2 . rm:5  ... pg:3 ra:5 rd:5 \
130                 &rprrr_esz rn=%reg_movprfx
131
132 # One register operand, with governing predicate, vector element size
133 @rd_pg_rn       ........ esz:2 ... ... ... pg:3 rn:5 rd:5       &rpr_esz
134 @rd_pg4_pn      ........ esz:2 ... ... .. pg:4 . rn:4 rd:5      &rpr_esz
135
136 # Two register operands with a 6-bit signed immediate.
137 @rd_rn_i6       ........ ... rn:5 ..... imm:s6 rd:5             &rri
138
139 # Two register operand, one immediate operand, with predicate,
140 # element size encoded as TSZHL.  User must fill in imm.
141 @rdn_pg_tszimm  ........ .. ... ... ... pg:3 ..... rd:5 \
142                 &rpri_esz rn=%reg_movprfx esz=%tszimm_esz
143
144 # Similarly without predicate.
145 @rd_rn_tszimm   ........ .. ... ... ...... rn:5 rd:5 \
146                 &rri_esz esz=%tszimm16_esz
147
148 # Two register operand, one immediate operand, with 4-bit predicate.
149 # User must fill in imm.
150 @rdn_pg4        ........ esz:2 .. pg:4 ... ........ rd:5 \
151                 &rpri_esz rn=%reg_movprfx
152
153 # Two register operand, one encoded bitmask.
154 @rdn_dbm        ........ .. .... dbm:13 rd:5 \
155                 &rr_dbm rn=%reg_movprfx
156
157 # Predicate output, vector and immediate input,
158 # controlling predicate, element size.
159 @pd_pg_rn_i7    ........ esz:2 . imm:7 . pg:3 rn:5 . rd:4       &rpri_esz
160 @pd_pg_rn_i5    ........ esz:2 . imm:s5 ... pg:3 rn:5 . rd:4    &rpri_esz
161
162 # Basic Load/Store with 9-bit immediate offset
163 @pd_rn_i9       ........ ........ ...... rn:5 . rd:4    \
164                 &rri imm=%imm9_16_10
165 @rd_rn_i9       ........ ........ ...... rn:5 rd:5      \
166                 &rri imm=%imm9_16_10
167
168 # One register, pattern, and uint4+1.
169 # User must fill in U and D.
170 @incdec_cnt     ........ esz:2 .. .... ...... pat:5 rd:5 \
171                 &incdec_cnt imm=%imm4_16_p1
172 @incdec2_cnt    ........ esz:2 .. .... ...... pat:5 rd:5 \
173                 &incdec2_cnt imm=%imm4_16_p1 rn=%reg_movprfx
174
175 # One register, predicate.
176 # User must fill in U and D.
177 @incdec_pred    ........ esz:2 .... .. ..... .. pg:4 rd:5       &incdec_pred
178 @incdec2_pred   ........ esz:2 .... .. ..... .. pg:4 rd:5 \
179                 &incdec2_pred rn=%reg_movprfx
180
181 # Loads; user must fill in NREG.
182 @rprr_load_dt   ....... dtype:4 rm:5 ... pg:3 rn:5 rd:5         &rprr_load
183 @rpri_load_dt   ....... dtype:4 . imm:s4 ... pg:3 rn:5 rd:5     &rpri_load
184
185 @rprr_load_msz  ....... .... rm:5 ... pg:3 rn:5 rd:5 \
186                 &rprr_load dtype=%msz_dtype
187 @rpri_load_msz  ....... .... . imm:s4 ... pg:3 rn:5 rd:5 \
188                 &rpri_load dtype=%msz_dtype
189
190 # Stores; user must fill in ESZ, MSZ, NREG as needed.
191 @rprr_store         ....... ..    ..     rm:5 ... pg:3 rn:5 rd:5    &rprr_store
192 @rpri_store_msz     ....... msz:2 .. . imm:s4 ... pg:3 rn:5 rd:5    &rpri_store
193 @rprr_store_esz_n0  ....... ..    esz:2  rm:5 ... pg:3 rn:5 rd:5 \
194                     &rprr_store nreg=0
195
196 ###########################################################################
197 # Instruction patterns.  Grouped according to the SVE encodingindex.xhtml.
198
199 ### SVE Integer Arithmetic - Binary Predicated Group
200
201 # SVE bitwise logical vector operations (predicated)
202 ORR_zpzz        00000100 .. 011 000 000 ... ..... .....   @rdn_pg_rm
203 EOR_zpzz        00000100 .. 011 001 000 ... ..... .....   @rdn_pg_rm
204 AND_zpzz        00000100 .. 011 010 000 ... ..... .....   @rdn_pg_rm
205 BIC_zpzz        00000100 .. 011 011 000 ... ..... .....   @rdn_pg_rm
206
207 # SVE integer add/subtract vectors (predicated)
208 ADD_zpzz        00000100 .. 000 000 000 ... ..... .....   @rdn_pg_rm
209 SUB_zpzz        00000100 .. 000 001 000 ... ..... .....   @rdn_pg_rm
210 SUB_zpzz        00000100 .. 000 011 000 ... ..... .....   @rdm_pg_rn # SUBR
211
212 # SVE integer min/max/difference (predicated)
213 SMAX_zpzz       00000100 .. 001 000 000 ... ..... .....   @rdn_pg_rm
214 UMAX_zpzz       00000100 .. 001 001 000 ... ..... .....   @rdn_pg_rm
215 SMIN_zpzz       00000100 .. 001 010 000 ... ..... .....   @rdn_pg_rm
216 UMIN_zpzz       00000100 .. 001 011 000 ... ..... .....   @rdn_pg_rm
217 SABD_zpzz       00000100 .. 001 100 000 ... ..... .....   @rdn_pg_rm
218 UABD_zpzz       00000100 .. 001 101 000 ... ..... .....   @rdn_pg_rm
219
220 # SVE integer multiply/divide (predicated)
221 MUL_zpzz        00000100 .. 010 000 000 ... ..... .....   @rdn_pg_rm
222 SMULH_zpzz      00000100 .. 010 010 000 ... ..... .....   @rdn_pg_rm
223 UMULH_zpzz      00000100 .. 010 011 000 ... ..... .....   @rdn_pg_rm
224 # Note that divide requires size >= 2; below 2 is unallocated.
225 SDIV_zpzz       00000100 .. 010 100 000 ... ..... .....   @rdn_pg_rm
226 UDIV_zpzz       00000100 .. 010 101 000 ... ..... .....   @rdn_pg_rm
227 SDIV_zpzz       00000100 .. 010 110 000 ... ..... .....   @rdm_pg_rn # SDIVR
228 UDIV_zpzz       00000100 .. 010 111 000 ... ..... .....   @rdm_pg_rn # UDIVR
229
230 ### SVE Integer Reduction Group
231
232 # SVE bitwise logical reduction (predicated)
233 ORV             00000100 .. 011 000 001 ... ..... .....         @rd_pg_rn
234 EORV            00000100 .. 011 001 001 ... ..... .....         @rd_pg_rn
235 ANDV            00000100 .. 011 010 001 ... ..... .....         @rd_pg_rn
236
237 # SVE integer add reduction (predicated)
238 # Note that saddv requires size != 3.
239 UADDV           00000100 .. 000 001 001 ... ..... .....         @rd_pg_rn
240 SADDV           00000100 .. 000 000 001 ... ..... .....         @rd_pg_rn
241
242 # SVE integer min/max reduction (predicated)
243 SMAXV           00000100 .. 001 000 001 ... ..... .....         @rd_pg_rn
244 UMAXV           00000100 .. 001 001 001 ... ..... .....         @rd_pg_rn
245 SMINV           00000100 .. 001 010 001 ... ..... .....         @rd_pg_rn
246 UMINV           00000100 .. 001 011 001 ... ..... .....         @rd_pg_rn
247
248 ### SVE Shift by Immediate - Predicated Group
249
250 # SVE bitwise shift by immediate (predicated)
251 ASR_zpzi        00000100 .. 000 000 100 ... .. ... ..... \
252                 @rdn_pg_tszimm imm=%tszimm_shr
253 LSR_zpzi        00000100 .. 000 001 100 ... .. ... ..... \
254                 @rdn_pg_tszimm imm=%tszimm_shr
255 LSL_zpzi        00000100 .. 000 011 100 ... .. ... ..... \
256                 @rdn_pg_tszimm imm=%tszimm_shl
257 ASRD            00000100 .. 000 100 100 ... .. ... ..... \
258                 @rdn_pg_tszimm imm=%tszimm_shr
259
260 # SVE bitwise shift by vector (predicated)
261 ASR_zpzz        00000100 .. 010 000 100 ... ..... .....   @rdn_pg_rm
262 LSR_zpzz        00000100 .. 010 001 100 ... ..... .....   @rdn_pg_rm
263 LSL_zpzz        00000100 .. 010 011 100 ... ..... .....   @rdn_pg_rm
264 ASR_zpzz        00000100 .. 010 100 100 ... ..... .....   @rdm_pg_rn # ASRR
265 LSR_zpzz        00000100 .. 010 101 100 ... ..... .....   @rdm_pg_rn # LSRR
266 LSL_zpzz        00000100 .. 010 111 100 ... ..... .....   @rdm_pg_rn # LSLR
267
268 # SVE bitwise shift by wide elements (predicated)
269 # Note these require size != 3.
270 ASR_zpzw        00000100 .. 011 000 100 ... ..... .....         @rdn_pg_rm
271 LSR_zpzw        00000100 .. 011 001 100 ... ..... .....         @rdn_pg_rm
272 LSL_zpzw        00000100 .. 011 011 100 ... ..... .....         @rdn_pg_rm
273
274 ### SVE Integer Arithmetic - Unary Predicated Group
275
276 # SVE unary bit operations (predicated)
277 # Note esz != 0 for FABS and FNEG.
278 CLS             00000100 .. 011 000 101 ... ..... .....         @rd_pg_rn
279 CLZ             00000100 .. 011 001 101 ... ..... .....         @rd_pg_rn
280 CNT_zpz         00000100 .. 011 010 101 ... ..... .....         @rd_pg_rn
281 CNOT            00000100 .. 011 011 101 ... ..... .....         @rd_pg_rn
282 NOT_zpz         00000100 .. 011 110 101 ... ..... .....         @rd_pg_rn
283 FABS            00000100 .. 011 100 101 ... ..... .....         @rd_pg_rn
284 FNEG            00000100 .. 011 101 101 ... ..... .....         @rd_pg_rn
285
286 # SVE integer unary operations (predicated)
287 # Note esz > original size for extensions.
288 ABS             00000100 .. 010 110 101 ... ..... .....         @rd_pg_rn
289 NEG             00000100 .. 010 111 101 ... ..... .....         @rd_pg_rn
290 SXTB            00000100 .. 010 000 101 ... ..... .....         @rd_pg_rn
291 UXTB            00000100 .. 010 001 101 ... ..... .....         @rd_pg_rn
292 SXTH            00000100 .. 010 010 101 ... ..... .....         @rd_pg_rn
293 UXTH            00000100 .. 010 011 101 ... ..... .....         @rd_pg_rn
294 SXTW            00000100 .. 010 100 101 ... ..... .....         @rd_pg_rn
295 UXTW            00000100 .. 010 101 101 ... ..... .....         @rd_pg_rn
296
297 ### SVE Integer Multiply-Add Group
298
299 # SVE integer multiply-add writing addend (predicated)
300 MLA             00000100 .. 0 ..... 010 ... ..... .....   @rda_pg_rn_rm
301 MLS             00000100 .. 0 ..... 011 ... ..... .....   @rda_pg_rn_rm
302
303 # SVE integer multiply-add writing multiplicand (predicated)
304 MLA             00000100 .. 0 ..... 110 ... ..... .....   @rdn_pg_ra_rm # MAD
305 MLS             00000100 .. 0 ..... 111 ... ..... .....   @rdn_pg_ra_rm # MSB
306
307 ### SVE Integer Arithmetic - Unpredicated Group
308
309 # SVE integer add/subtract vectors (unpredicated)
310 ADD_zzz         00000100 .. 1 ..... 000 000 ..... .....         @rd_rn_rm
311 SUB_zzz         00000100 .. 1 ..... 000 001 ..... .....         @rd_rn_rm
312 SQADD_zzz       00000100 .. 1 ..... 000 100 ..... .....         @rd_rn_rm
313 UQADD_zzz       00000100 .. 1 ..... 000 101 ..... .....         @rd_rn_rm
314 SQSUB_zzz       00000100 .. 1 ..... 000 110 ..... .....         @rd_rn_rm
315 UQSUB_zzz       00000100 .. 1 ..... 000 111 ..... .....         @rd_rn_rm
316
317 ### SVE Logical - Unpredicated Group
318
319 # SVE bitwise logical operations (unpredicated)
320 AND_zzz         00000100 00 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
321 ORR_zzz         00000100 01 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
322 EOR_zzz         00000100 10 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
323 BIC_zzz         00000100 11 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
324
325 ### SVE Index Generation Group
326
327 # SVE index generation (immediate start, immediate increment)
328 INDEX_ii        00000100 esz:2 1 imm2:s5 010000 imm1:s5 rd:5
329
330 # SVE index generation (immediate start, register increment)
331 INDEX_ir        00000100 esz:2 1 rm:5 010010 imm:s5 rd:5
332
333 # SVE index generation (register start, immediate increment)
334 INDEX_ri        00000100 esz:2 1 imm:s5 010001 rn:5 rd:5
335
336 # SVE index generation (register start, register increment)
337 INDEX_rr        00000100 .. 1 ..... 010011 ..... .....          @rd_rn_rm
338
339 ### SVE Stack Allocation Group
340
341 # SVE stack frame adjustment
342 ADDVL           00000100 001 ..... 01010 ...... .....           @rd_rn_i6
343 ADDPL           00000100 011 ..... 01010 ...... .....           @rd_rn_i6
344
345 # SVE stack frame size
346 RDVL            00000100 101 11111 01010 imm:s6 rd:5
347
348 ### SVE Bitwise Shift - Unpredicated Group
349
350 # SVE bitwise shift by immediate (unpredicated)
351 ASR_zzi         00000100 .. 1 ..... 1001 00 ..... ..... \
352                 @rd_rn_tszimm imm=%tszimm16_shr
353 LSR_zzi         00000100 .. 1 ..... 1001 01 ..... ..... \
354                 @rd_rn_tszimm imm=%tszimm16_shr
355 LSL_zzi         00000100 .. 1 ..... 1001 11 ..... ..... \
356                 @rd_rn_tszimm imm=%tszimm16_shl
357
358 # SVE bitwise shift by wide elements (unpredicated)
359 # Note esz != 3
360 ASR_zzw         00000100 .. 1 ..... 1000 00 ..... .....         @rd_rn_rm
361 LSR_zzw         00000100 .. 1 ..... 1000 01 ..... .....         @rd_rn_rm
362 LSL_zzw         00000100 .. 1 ..... 1000 11 ..... .....         @rd_rn_rm
363
364 ### SVE Compute Vector Address Group
365
366 # SVE vector address generation
367 ADR_s32         00000100 00 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
368 ADR_u32         00000100 01 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
369 ADR_p32         00000100 10 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
370 ADR_p64         00000100 11 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
371
372 ### SVE Integer Misc - Unpredicated Group
373
374 # SVE floating-point exponential accelerator
375 # Note esz != 0
376 FEXPA           00000100 .. 1 00000 101110 ..... .....          @rd_rn
377
378 # SVE floating-point trig select coefficient
379 # Note esz != 0
380 FTSSEL          00000100 .. 1 ..... 101100 ..... .....          @rd_rn_rm
381
382 ### SVE Element Count Group
383
384 # SVE element count
385 CNT_r           00000100 .. 10 .... 1110 0 0 ..... .....    @incdec_cnt d=0 u=1
386
387 # SVE inc/dec register by element count
388 INCDEC_r        00000100 .. 11 .... 1110 0 d:1 ..... .....      @incdec_cnt u=1
389
390 # SVE saturating inc/dec register by element count
391 SINCDEC_r_32    00000100 .. 10 .... 1111 d:1 u:1 ..... .....    @incdec_cnt
392 SINCDEC_r_64    00000100 .. 11 .... 1111 d:1 u:1 ..... .....    @incdec_cnt
393
394 # SVE inc/dec vector by element count
395 # Note this requires esz != 0.
396 INCDEC_v        00000100 .. 1 1 .... 1100 0 d:1 ..... .....    @incdec2_cnt u=1
397
398 # SVE saturating inc/dec vector by element count
399 # Note these require esz != 0.
400 SINCDEC_v       00000100 .. 1 0 .... 1100 d:1 u:1 ..... .....   @incdec2_cnt
401
402 ### SVE Bitwise Immediate Group
403
404 # SVE bitwise logical with immediate (unpredicated)
405 ORR_zzi         00000101 00 0000 ............. .....            @rdn_dbm
406 EOR_zzi         00000101 01 0000 ............. .....            @rdn_dbm
407 AND_zzi         00000101 10 0000 ............. .....            @rdn_dbm
408
409 # SVE broadcast bitmask immediate
410 DUPM            00000101 11 0000 dbm:13 rd:5
411
412 ### SVE Integer Wide Immediate - Predicated Group
413
414 # SVE copy floating-point immediate (predicated)
415 FCPY            00000101 .. 01 .... 110 imm:8 .....             @rdn_pg4
416
417 # SVE copy integer immediate (predicated)
418 CPY_m_i         00000101 .. 01 .... 01 . ........ .....   @rdn_pg4 imm=%sh8_i8s
419 CPY_z_i         00000101 .. 01 .... 00 . ........ .....   @rdn_pg4 imm=%sh8_i8s
420
421 ### SVE Permute - Extract Group
422
423 # SVE extract vector (immediate offset)
424 EXT             00000101 001 ..... 000 ... rm:5 rd:5 \
425                 &rrri rn=%reg_movprfx imm=%imm8_16_10
426
427 ### SVE Permute - Unpredicated Group
428
429 # SVE broadcast general register
430 DUP_s           00000101 .. 1 00000 001110 ..... .....          @rd_rn
431
432 # SVE broadcast indexed element
433 DUP_x           00000101 .. 1 ..... 001000 rn:5 rd:5 \
434                 &rri imm=%imm7_22_16
435
436 # SVE insert SIMD&FP scalar register
437 INSR_f          00000101 .. 1 10100 001110 ..... .....          @rdn_rm
438
439 # SVE insert general register
440 INSR_r          00000101 .. 1 00100 001110 ..... .....          @rdn_rm
441
442 # SVE reverse vector elements
443 REV_v           00000101 .. 1 11000 001110 ..... .....          @rd_rn
444
445 # SVE vector table lookup
446 TBL             00000101 .. 1 ..... 001100 ..... .....          @rd_rn_rm
447
448 # SVE unpack vector elements
449 UNPK            00000101 esz:2 1100 u:1 h:1 001110 rn:5 rd:5
450
451 ### SVE Permute - Predicates Group
452
453 # SVE permute predicate elements
454 ZIP1_p          00000101 .. 10 .... 010 000 0 .... 0 ....       @pd_pn_pm
455 ZIP2_p          00000101 .. 10 .... 010 001 0 .... 0 ....       @pd_pn_pm
456 UZP1_p          00000101 .. 10 .... 010 010 0 .... 0 ....       @pd_pn_pm
457 UZP2_p          00000101 .. 10 .... 010 011 0 .... 0 ....       @pd_pn_pm
458 TRN1_p          00000101 .. 10 .... 010 100 0 .... 0 ....       @pd_pn_pm
459 TRN2_p          00000101 .. 10 .... 010 101 0 .... 0 ....       @pd_pn_pm
460
461 # SVE reverse predicate elements
462 REV_p           00000101 .. 11 0100 010 000 0 .... 0 ....       @pd_pn
463
464 # SVE unpack predicate elements
465 PUNPKLO         00000101 00 11 0000 010 000 0 .... 0 ....       @pd_pn_e0
466 PUNPKHI         00000101 00 11 0001 010 000 0 .... 0 ....       @pd_pn_e0
467
468 ### SVE Permute - Interleaving Group
469
470 # SVE permute vector elements
471 ZIP1_z          00000101 .. 1 ..... 011 000 ..... .....         @rd_rn_rm
472 ZIP2_z          00000101 .. 1 ..... 011 001 ..... .....         @rd_rn_rm
473 UZP1_z          00000101 .. 1 ..... 011 010 ..... .....         @rd_rn_rm
474 UZP2_z          00000101 .. 1 ..... 011 011 ..... .....         @rd_rn_rm
475 TRN1_z          00000101 .. 1 ..... 011 100 ..... .....         @rd_rn_rm
476 TRN2_z          00000101 .. 1 ..... 011 101 ..... .....         @rd_rn_rm
477
478 ### SVE Permute - Predicated Group
479
480 # SVE compress active elements
481 # Note esz >= 2
482 COMPACT         00000101 .. 100001 100 ... ..... .....          @rd_pg_rn
483
484 # SVE conditionally broadcast element to vector
485 CLASTA_z        00000101 .. 10100 0 100 ... ..... .....         @rdn_pg_rm
486 CLASTB_z        00000101 .. 10100 1 100 ... ..... .....         @rdn_pg_rm
487
488 # SVE conditionally copy element to SIMD&FP scalar
489 CLASTA_v        00000101 .. 10101 0 100 ... ..... .....         @rd_pg_rn
490 CLASTB_v        00000101 .. 10101 1 100 ... ..... .....         @rd_pg_rn
491
492 # SVE conditionally copy element to general register
493 CLASTA_r        00000101 .. 11000 0 101 ... ..... .....         @rd_pg_rn
494 CLASTB_r        00000101 .. 11000 1 101 ... ..... .....         @rd_pg_rn
495
496 # SVE copy element to SIMD&FP scalar register
497 LASTA_v         00000101 .. 10001 0 100 ... ..... .....         @rd_pg_rn
498 LASTB_v         00000101 .. 10001 1 100 ... ..... .....         @rd_pg_rn
499
500 # SVE copy element to general register
501 LASTA_r         00000101 .. 10000 0 101 ... ..... .....         @rd_pg_rn
502 LASTB_r         00000101 .. 10000 1 101 ... ..... .....         @rd_pg_rn
503
504 # SVE copy element from SIMD&FP scalar register
505 CPY_m_v         00000101 .. 100000 100 ... ..... .....          @rd_pg_rn
506
507 # SVE copy element from general register to vector (predicated)
508 CPY_m_r         00000101 .. 101000 101 ... ..... .....          @rd_pg_rn
509
510 # SVE reverse within elements
511 # Note esz >= operation size
512 REVB            00000101 .. 1001 00 100 ... ..... .....         @rd_pg_rn
513 REVH            00000101 .. 1001 01 100 ... ..... .....         @rd_pg_rn
514 REVW            00000101 .. 1001 10 100 ... ..... .....         @rd_pg_rn
515 RBIT            00000101 .. 1001 11 100 ... ..... .....         @rd_pg_rn
516
517 # SVE vector splice (predicated)
518 SPLICE          00000101 .. 101 100 100 ... ..... .....         @rdn_pg_rm
519
520 ### SVE Select Vectors Group
521
522 # SVE select vector elements (predicated)
523 SEL_zpzz        00000101 .. 1 ..... 11 .... ..... .....         @rd_pg4_rn_rm
524
525 ### SVE Integer Compare - Vectors Group
526
527 # SVE integer compare_vectors
528 CMPHS_ppzz      00100100 .. 0 ..... 000 ... ..... 0 ....        @pd_pg_rn_rm
529 CMPHI_ppzz      00100100 .. 0 ..... 000 ... ..... 1 ....        @pd_pg_rn_rm
530 CMPGE_ppzz      00100100 .. 0 ..... 100 ... ..... 0 ....        @pd_pg_rn_rm
531 CMPGT_ppzz      00100100 .. 0 ..... 100 ... ..... 1 ....        @pd_pg_rn_rm
532 CMPEQ_ppzz      00100100 .. 0 ..... 101 ... ..... 0 ....        @pd_pg_rn_rm
533 CMPNE_ppzz      00100100 .. 0 ..... 101 ... ..... 1 ....        @pd_pg_rn_rm
534
535 # SVE integer compare with wide elements
536 # Note these require esz != 3.
537 CMPEQ_ppzw      00100100 .. 0 ..... 001 ... ..... 0 ....        @pd_pg_rn_rm
538 CMPNE_ppzw      00100100 .. 0 ..... 001 ... ..... 1 ....        @pd_pg_rn_rm
539 CMPGE_ppzw      00100100 .. 0 ..... 010 ... ..... 0 ....        @pd_pg_rn_rm
540 CMPGT_ppzw      00100100 .. 0 ..... 010 ... ..... 1 ....        @pd_pg_rn_rm
541 CMPLT_ppzw      00100100 .. 0 ..... 011 ... ..... 0 ....        @pd_pg_rn_rm
542 CMPLE_ppzw      00100100 .. 0 ..... 011 ... ..... 1 ....        @pd_pg_rn_rm
543 CMPHS_ppzw      00100100 .. 0 ..... 110 ... ..... 0 ....        @pd_pg_rn_rm
544 CMPHI_ppzw      00100100 .. 0 ..... 110 ... ..... 1 ....        @pd_pg_rn_rm
545 CMPLO_ppzw      00100100 .. 0 ..... 111 ... ..... 0 ....        @pd_pg_rn_rm
546 CMPLS_ppzw      00100100 .. 0 ..... 111 ... ..... 1 ....        @pd_pg_rn_rm
547
548 ### SVE Integer Compare - Unsigned Immediate Group
549
550 # SVE integer compare with unsigned immediate
551 CMPHS_ppzi      00100100 .. 1 ....... 0 ... ..... 0 ....      @pd_pg_rn_i7
552 CMPHI_ppzi      00100100 .. 1 ....... 0 ... ..... 1 ....      @pd_pg_rn_i7
553 CMPLO_ppzi      00100100 .. 1 ....... 1 ... ..... 0 ....      @pd_pg_rn_i7
554 CMPLS_ppzi      00100100 .. 1 ....... 1 ... ..... 1 ....      @pd_pg_rn_i7
555
556 ### SVE Integer Compare - Signed Immediate Group
557
558 # SVE integer compare with signed immediate
559 CMPGE_ppzi      00100101 .. 0 ..... 000 ... ..... 0 ....      @pd_pg_rn_i5
560 CMPGT_ppzi      00100101 .. 0 ..... 000 ... ..... 1 ....      @pd_pg_rn_i5
561 CMPLT_ppzi      00100101 .. 0 ..... 001 ... ..... 0 ....      @pd_pg_rn_i5
562 CMPLE_ppzi      00100101 .. 0 ..... 001 ... ..... 1 ....      @pd_pg_rn_i5
563 CMPEQ_ppzi      00100101 .. 0 ..... 100 ... ..... 0 ....      @pd_pg_rn_i5
564 CMPNE_ppzi      00100101 .. 0 ..... 100 ... ..... 1 ....      @pd_pg_rn_i5
565
566 ### SVE Predicate Logical Operations Group
567
568 # SVE predicate logical operations
569 AND_pppp        00100101 0. 00 .... 01 .... 0 .... 0 ....       @pd_pg_pn_pm_s
570 BIC_pppp        00100101 0. 00 .... 01 .... 0 .... 1 ....       @pd_pg_pn_pm_s
571 EOR_pppp        00100101 0. 00 .... 01 .... 1 .... 0 ....       @pd_pg_pn_pm_s
572 SEL_pppp        00100101 0. 00 .... 01 .... 1 .... 1 ....       @pd_pg_pn_pm_s
573 ORR_pppp        00100101 1. 00 .... 01 .... 0 .... 0 ....       @pd_pg_pn_pm_s
574 ORN_pppp        00100101 1. 00 .... 01 .... 0 .... 1 ....       @pd_pg_pn_pm_s
575 NOR_pppp        00100101 1. 00 .... 01 .... 1 .... 0 ....       @pd_pg_pn_pm_s
576 NAND_pppp       00100101 1. 00 .... 01 .... 1 .... 1 ....       @pd_pg_pn_pm_s
577
578 ### SVE Predicate Misc Group
579
580 # SVE predicate test
581 PTEST           00100101 01 010000 11 pg:4 0 rn:4 0 0000
582
583 # SVE predicate initialize
584 PTRUE           00100101 esz:2 01100 s:1 111000 pat:5 0 rd:4
585
586 # SVE initialize FFR
587 SETFFR          00100101 0010 1100 1001 0000 0000 0000
588
589 # SVE zero predicate register
590 PFALSE          00100101 0001 1000 1110 0100 0000 rd:4
591
592 # SVE predicate read from FFR (predicated)
593 RDFFR_p         00100101 0 s:1 0110001111000 pg:4 0 rd:4
594
595 # SVE predicate read from FFR (unpredicated)
596 RDFFR           00100101 0001 1001 1111 0000 0000 rd:4
597
598 # SVE FFR write from predicate (WRFFR)
599 WRFFR           00100101 0010 1000 1001 000 rn:4 00000
600
601 # SVE predicate first active
602 PFIRST          00100101 01 011 000 11000 00 .... 0 ....        @pd_pn_e0
603
604 # SVE predicate next active
605 PNEXT           00100101 .. 011 001 11000 10 .... 0 ....        @pd_pn
606
607 ### SVE Partition Break Group
608
609 # SVE propagate break from previous partition
610 BRKPA           00100101 0. 00 .... 11 .... 0 .... 0 ....       @pd_pg_pn_pm_s
611 BRKPB           00100101 0. 00 .... 11 .... 0 .... 1 ....       @pd_pg_pn_pm_s
612
613 # SVE partition break condition
614 BRKA_z          00100101 0. 01000001 .... 0 .... 0 ....         @pd_pg_pn_s
615 BRKB_z          00100101 1. 01000001 .... 0 .... 0 ....         @pd_pg_pn_s
616 BRKA_m          00100101 0. 01000001 .... 0 .... 1 ....         @pd_pg_pn_s
617 BRKB_m          00100101 1. 01000001 .... 0 .... 1 ....         @pd_pg_pn_s
618
619 # SVE propagate break to next partition
620 BRKN            00100101 0. 01100001 .... 0 .... 0 ....         @pd_pg_pn_s
621
622 ### SVE Predicate Count Group
623
624 # SVE predicate count
625 CNTP            00100101 .. 100 000 10 .... 0 .... .....        @rd_pg4_pn
626
627 # SVE inc/dec register by predicate count
628 INCDECP_r       00100101 .. 10110 d:1 10001 00 .... .....     @incdec_pred u=1
629
630 # SVE inc/dec vector by predicate count
631 INCDECP_z       00100101 .. 10110 d:1 10000 00 .... .....    @incdec2_pred u=1
632
633 # SVE saturating inc/dec register by predicate count
634 SINCDECP_r_32   00100101 .. 1010 d:1 u:1 10001 00 .... .....    @incdec_pred
635 SINCDECP_r_64   00100101 .. 1010 d:1 u:1 10001 10 .... .....    @incdec_pred
636
637 # SVE saturating inc/dec vector by predicate count
638 SINCDECP_z      00100101 .. 1010 d:1 u:1 10000 00 .... .....    @incdec2_pred
639
640 ### SVE Integer Compare - Scalars Group
641
642 # SVE conditionally terminate scalars
643 CTERM           00100101 1 sf:1 1 rm:5 001000 rn:5 ne:1 0000
644
645 # SVE integer compare scalar count and limit
646 WHILE           00100101 esz:2 1 rm:5 000 sf:1 u:1 1 rn:5 eq:1 rd:4
647
648 ### SVE Integer Wide Immediate - Unpredicated Group
649
650 # SVE broadcast floating-point immediate (unpredicated)
651 FDUP            00100101 esz:2 111 00 1110 imm:8 rd:5
652
653 # SVE broadcast integer immediate (unpredicated)
654 DUP_i           00100101 esz:2 111 00 011 . ........ rd:5       imm=%sh8_i8s
655
656 # SVE integer add/subtract immediate (unpredicated)
657 ADD_zzi         00100101 .. 100 000 11 . ........ .....         @rdn_sh_i8u
658 SUB_zzi         00100101 .. 100 001 11 . ........ .....         @rdn_sh_i8u
659 SUBR_zzi        00100101 .. 100 011 11 . ........ .....         @rdn_sh_i8u
660 SQADD_zzi       00100101 .. 100 100 11 . ........ .....         @rdn_sh_i8u
661 UQADD_zzi       00100101 .. 100 101 11 . ........ .....         @rdn_sh_i8u
662 SQSUB_zzi       00100101 .. 100 110 11 . ........ .....         @rdn_sh_i8u
663 UQSUB_zzi       00100101 .. 100 111 11 . ........ .....         @rdn_sh_i8u
664
665 # SVE integer min/max immediate (unpredicated)
666 SMAX_zzi        00100101 .. 101 000 110 ........ .....          @rdn_i8s
667 UMAX_zzi        00100101 .. 101 001 110 ........ .....          @rdn_i8u
668 SMIN_zzi        00100101 .. 101 010 110 ........ .....          @rdn_i8s
669 UMIN_zzi        00100101 .. 101 011 110 ........ .....          @rdn_i8u
670
671 # SVE integer multiply immediate (unpredicated)
672 MUL_zzi         00100101 .. 110 000 110 ........ .....          @rdn_i8s
673
674 ### SVE Floating Point Arithmetic - Unpredicated Group
675
676 # SVE floating-point arithmetic (unpredicated)
677 FADD_zzz        01100101 .. 0 ..... 000 000 ..... .....         @rd_rn_rm
678 FSUB_zzz        01100101 .. 0 ..... 000 001 ..... .....         @rd_rn_rm
679 FMUL_zzz        01100101 .. 0 ..... 000 010 ..... .....         @rd_rn_rm
680 FTSMUL          01100101 .. 0 ..... 000 011 ..... .....         @rd_rn_rm
681 FRECPS          01100101 .. 0 ..... 000 110 ..... .....         @rd_rn_rm
682 FRSQRTS         01100101 .. 0 ..... 000 111 ..... .....         @rd_rn_rm
683
684 ### SVE Memory - 32-bit Gather and Unsized Contiguous Group
685
686 # SVE load predicate register
687 LDR_pri         10000101 10 ...... 000 ... ..... 0 ....         @pd_rn_i9
688
689 # SVE load vector register
690 LDR_zri         10000101 10 ...... 010 ... ..... .....          @rd_rn_i9
691
692 ### SVE Memory Contiguous Load Group
693
694 # SVE contiguous load (scalar plus scalar)
695 LD_zprr         1010010 .... ..... 010 ... ..... .....    @rprr_load_dt nreg=0
696
697 # SVE contiguous first-fault load (scalar plus scalar)
698 LDFF1_zprr      1010010 .... ..... 011 ... ..... .....    @rprr_load_dt nreg=0
699
700 # SVE contiguous load (scalar plus immediate)
701 LD_zpri         1010010 .... 0.... 101 ... ..... .....    @rpri_load_dt nreg=0
702
703 # SVE contiguous non-fault load (scalar plus immediate)
704 LDNF1_zpri      1010010 .... 1.... 101 ... ..... .....    @rpri_load_dt nreg=0
705
706 # SVE contiguous non-temporal load (scalar plus scalar)
707 # LDNT1B, LDNT1H, LDNT1W, LDNT1D
708 # SVE load multiple structures (scalar plus scalar)
709 # LD2B, LD2H, LD2W, LD2D; etc.
710 LD_zprr         1010010 .. nreg:2 ..... 110 ... ..... .....     @rprr_load_msz
711
712 # SVE contiguous non-temporal load (scalar plus immediate)
713 # LDNT1B, LDNT1H, LDNT1W, LDNT1D
714 # SVE load multiple structures (scalar plus immediate)
715 # LD2B, LD2H, LD2W, LD2D; etc.
716 LD_zpri         1010010 .. nreg:2 0.... 111 ... ..... .....     @rpri_load_msz
717
718 ### SVE Memory Store Group
719
720 # SVE contiguous store (scalar plus immediate)
721 # ST1B, ST1H, ST1W, ST1D; require msz <= esz
722 ST_zpri         1110010 .. esz:2  0.... 111 ... ..... ..... \
723                 @rpri_store_msz nreg=0
724
725 # SVE contiguous store (scalar plus scalar)
726 # ST1B, ST1H, ST1W, ST1D; require msz <= esz
727 # Enumerate msz lest we conflict with STR_zri.
728 ST_zprr         1110010 00 ..     ..... 010 ... ..... ..... \
729                 @rprr_store_esz_n0 msz=0
730 ST_zprr         1110010 01 ..     ..... 010 ... ..... ..... \
731                 @rprr_store_esz_n0 msz=1
732 ST_zprr         1110010 10 ..     ..... 010 ... ..... ..... \
733                 @rprr_store_esz_n0 msz=2
734 ST_zprr         1110010 11 11     ..... 010 ... ..... ..... \
735                 @rprr_store msz=3 esz=3 nreg=0
736
737 # SVE contiguous non-temporal store (scalar plus immediate)  (nreg == 0)
738 # SVE store multiple structures (scalar plus immediate)      (nreg != 0)
739 ST_zpri         1110010 .. nreg:2 1.... 111 ... ..... ..... \
740                 @rpri_store_msz esz=%size_23
741
742 # SVE contiguous non-temporal store (scalar plus scalar)     (nreg == 0)
743 # SVE store multiple structures (scalar plus scalar)         (nreg != 0)
744 ST_zprr         1110010 msz:2 nreg:2 ..... 011 ... ..... ..... \
745                 @rprr_store esz=%size_23